Clasificación Circuitos Digitales Circuitos Digitales
Combinacionales Secuenciales Síncronos Gobernados por un
reloj de sincronización Asíncronos
Sistema secuencial Entradas Salidas Memoria
Registros de desplazamiento (Gp:) D Q Q (Gp:) D Q Q (Gp:) D Q Q
(Gp:) D Q Q Reloj Entrada y3 y2 y1 y0 Reloj Entrada (Gp:) 0000
(Gp:) 1000 (Gp:) 1100 (Gp:) 0110 (Gp:) 0011 (Gp:) 1001 (Gp:) 1100
(Gp:) 1110 (Gp:) 1111 (Gp:) 0111 (Gp:) 0011 y3..0
Reloj Entradas Serie DSL DSR Entradas en paralelo di Control
Salidas qi
74194“Shift Register” Bidireccional Universal de 4
bits
74194 “Shift Register” Bidireccional Universal de 4
bits Bloque combinacional (Gp:) Bloque Secuencial (Gp:) Salidas
(Gp:) Entradas (Gp:) Clear* Reloj (Gp:) Control
Tipos de contadores Diseñados como máquinas tipo
Moore (la salida es el estado) Síncronos Más
fiables y rápidos Sin estados intermedios (glitches)
Más grandes Asíncronos Más lentos Presentan
glitches en las transiciones Más pequeños
Contadores con registros (Gp:) D Set Q Q (Gp:) D Q Q (Gp:) D Q Q
(Gp:) D Q Q Reloj y3 y2 y1 y0 S Reloj Set (Gp:) 0000 (Gp:) y3..0
(Gp:) 1000 (Gp:) 0100 (Gp:) 0010 (Gp:) 0001 (Gp:) 1000 (Gp:)
0100
Contadores “Twisted ring” (Gp:) D Q Q (Gp:) D Q Q
(Gp:) D Q Q (Gp:) D Q Q Reloj y3 y2 y1 y0 Reloj (Gp:) 0000 (Gp:)
y3..0 (Gp:) 1000 (Gp:) 1100 (Gp:) 1110 (Gp:) 1111 (Gp:) 0111
(Gp:) 0011
Linear Feedback Shift Register (LFSR) (Gp:) D Q Q (Gp:) D Q Q
(Gp:) D Q Q (Gp:) D Q Q Reloj (Gp:) 1 (Gp:) 12 (Gp:) 14 (Gp:) 15
(Gp:) 7 (Gp:) 11 (Gp:) 5 (Gp:) 8 (Gp:) 4 (Gp:) 9 (Gp:) 3 (Gp:) 6
(Gp:) 13 (Gp:) 10 (Gp:) 2 (Gp:) 0 Generador de números
pseudoaleatorios
Contador asíncrono y0 y1 y2 y3 Entrada (Gp:) y3..0 (Gp:) 0
(Gp:) 1 (Gp:) 2 (Gp:) 3 (Gp:) 4 (Gp:) 5 (Gp:) 6 (Gp:) 7 (Gp:) 8
(Gp:) 9 (Gp:) A (Gp:) B (Gp:) C (Gp:) D (Gp:) E (Gp:) F (Gp:) T Q
Q (Gp:) T Q Q (Gp:) T Q Q (Gp:) T Q Q (Gp:) Habilitación
(Gp:) Entrada (Gp:) y0 y1 y2 y3
Contador asíncrono (Gp:) T Q Q T Q Q T Q Q T Q Q
Habilitación Entrada y0 y1 y2 y3 y0 y1 y2 y3 Entrada (Gp:)
y3..0 (Gp:) F (Gp:) E (Gp:) D (Gp:) C (Gp:) B (Gp:) A (Gp:) 9
(Gp:) 8 (Gp:) 7 (Gp:) 6 (Gp:) 5 (Gp:) 4 (Gp:) 3 (Gp:) 2 (Gp:) 1
(Gp:) 0
Contador asíncrono de módulo 10 (Gp:) y0 y1 y2 y3
(Gp:) T Q CLR Q (Gp:) T Q CLR Q (Gp:) T Q CLR Q (Gp:) T Q CLR Q
(Gp:) Entrada (Gp:) 1 (Gp:) 1 (Gp:) 1 (Gp:) 1 y3..0 y0 y1 y2 y3 0
1 2 3 4 5 6 7 8 9 A 0
Contador asíncrono: Inconvenientes y0 y1 y2 y3 y3..0 6 7 0
8 9 6 4 4tp (Gp:) T Q Q T Q Q T Q Q T Q Q Entrada y0 y1 y2 y3
1
Ejemplo de funcionamiento (Gp:) T Q (Gp:) T Q (Gp:) T Q (Gp:)
Reloj (Gp:) 1 (Gp:) A2 A1 A0 E2 E1 E0 (Gp:) 74HC138A (Gp:) Q0 Q1
Q2 Q3 Q4 Q5 Q6 Q7
74138- Decodificador de 1 a 8
T Q T Q T Q Reloj 1 A2 A1 A0 E2 E1 E0 74HC138A Q0 Q1 Q2 Q3 Q4 Q5
Q6 Q7 Reloj y0 y1 y2
T Q T Q T Q Reloj 1 A2 A1 A0 E2 E1 E0 74HC138A Q0 Q1 Q2 Q3 Q4 Q5
Q6 Q7 Reloj y0 y1 y2 Solución “Strobing”
Problemas propuestos Diseña dos contadores, uno
módulo-32 y otro módulo 20 a partir del Flip-Flops
JK activos por flanco de bajada Calcula la frecuencia
máxima a la que puede operar un contador asíncrono
de módulo-10 si el tiempo de retardo de cada uno de sus
Flip-Flops es de 20 nanosegundos (Supón que cada estado ha
de ser estable durante al menos medio ciclo de reloj)
Contadores síncronos Todos los Flip-Flops estan conectados
al mismo reloj Varian al unísono (sin presencia de
glitches) Más rápidos Ocupan más area
Contadores síncronos (Gp:) T Q Q (Gp:) T Q Q (Gp:) T Q Q
(Gp:) T Q Q (Gp:) 1 (Gp:) Reloj (Gp:) Contador asíncrono
(Gp:) T Q Q (Gp:) T Q Q (Gp:) T Q Q (Gp:) T Q Q (Gp:) Reloj (Gp:)
Lógica combinacional (Gp:) Contador síncrono
y0 y1 y2 y3 (Gp:) y3..0 (Gp:) 0 (Gp:) 1 (Gp:) 2 (Gp:) 3 (Gp:) 4
(Gp:) 5 (Gp:) 6 (Gp:) 7 (Gp:) 8 (Gp:) 9 (Gp:) A (Gp:) B (Gp:) C
(Gp:) D (Gp:) E (Gp:) F (Gp:) T Q Q (Gp:) T Q Q (Gp:) T Q Q (Gp:)
T Q Q (Gp:) Reloj (Gp:) y0 y1 y2 y3 (Gp:) 1 Contador binario
síncrono
T Q Q T Q Q T Q Q T Q Q Reloj y0 y1 y2 y3 1 Contador binario
síncrono (Gp:) y0 (Gp:) y1 (Gp:) y2 (Gp:) y3 (Gp:) y3..0
(Gp:) F (Gp:) E (Gp:) D (Gp:) C (Gp:) B (Gp:) A (Gp:) 9 (Gp:) 8
(Gp:) 7 (Gp:) 6 (Gp:) 5 (Gp:) 4 (Gp:) 3 (Gp:) 2 (Gp:) 1 (Gp:)
0
Diagrama de estados contador BCD 0000 0001 0010 0101 0100 0011
1001 1000 0110 0111 11-1 1-11 (Gp:) u=1 (Gp:) u=0 (Gp:) u=1 (Gp:)
u=0 (Gp:) u=0 (Gp:) u=0 (Gp:) u=0 (Gp:) u=1 (Gp:) u=1 (Gp:) u=1
u=1 u=0 u=1 u=0 u=0 u=0 u=0 u=1 u=1 u=1 Ejercicio: Implementa el
circuito secuencial usando Flip-Flops tipo T
y*3 y*2 y*1 y*0 u=0 y*3 y*2 y*1 y*0 u=1 T3 T2 T1 T0 u=1 T3 T2 T1
T0 u=0
Contador UP/DOWN T0=uy2y1y0+y3y2+y3y1+uy2y1y0+uy3y0
T1=uy2y1y0+uy3y1y0+y3y2+uy1y0 T2=uy3y2y0+uy3y2y0+uy1y0+y3y1+uy3y0
T3=y3+y0+y2y1 Reloj T y Sistema Combinacional u T3..0 4b 4b
y3..0
Contadores MSI 74161 Contador síncrono binario de 4 bits
con Reset asíncrono 74163 Contador síncrono binario
de 4 bits con Reset síncrono 74191 Contador binario de 4
bits Up/Down
Tablas de verdad (Gp:) TC=1 si CET=1 y Q=F
(Gp:) y0 (Gp:) y1 (Gp:) y2 (Gp:) y3 (Gp:) y3..0 (Gp:) 0 (Gp:) 1
(Gp:) 2 (Gp:) 3 (Gp:) 4 (Gp:) 5 (Gp:) 6 (Gp:) 7 (Gp:) 8 (Gp:) 9
(Gp:) A (Gp:) B (Gp:) C (Gp:) D (Gp:) E (Gp:) F (Gp:) TC (Gp:)
CET (Gp:) CEP (Gp:) MR (Gp:) PE
y0 y1 y2 y3 y3..0 0 1 2 3 4 5 6 7 8 9 A 0 1 2 3 4 TC CET CEP SR
PE Clear síncrono del 74163
y0 y1 y2 y3 y3..0 0 1 2 3 4 5 6 7 8 9 A 0 1 2 3 4 TC CET CEP MR
PE Clear asíncrono del 74161 5
Contador BCD módulo 60 PE D0 D1 D2 D3 CEP CET SR CP 74F162
Q0 Q1 Q2 Q3 TC PE D0 D1 D2 D3 CEP CET SR CP 74F162 Q0 Q1 Q2 Q3 TC
Reloj y0 y1 y2 y3 y4 y5 y6 y7
Contador BCD módulo 60 y3..0 y7…3 (Gp:) 0 (Gp:) 1 (Gp:)
2 (Gp:) 3 (Gp:) 7 (Gp:) 8 (Gp:) 9 (Gp:) 0 (Gp:) 1 (Gp:) 2 (Gp:) 8
(Gp:) 9 (Gp:) 0 (Gp:) 1 (Gp:) 2 (Gp:) 0 (Gp:) 0 (Gp:) 1 (Gp:) 5
(Gp:) 0 (Gp:) TC (Gp:) SR
Resumen Registros de desplazamiento Sirven como memoria Podemos
implementar contadores al realimentarlos Contadores
Asíncronos Con presencia de glitches Mas lentos
Síncronos Ocupan más area Clear / Load
Síncronos (Reseteamos o cargamos dato esperando al flanco
de reloj Asíncrono (Reseteamos o cargamos dato de forma
inmediata
Ejercicio propuesto El sensor de temperatura LM74 es un
dispositivo que, controlado por un reloj y una señal de
control (SC y CS*), proporciona el valor de temperatura por el
puerto de salida (SO). A partir de contadores 74162, de
“shift-register” 74194 y de la lógica
necesaria diseñat un sistema que cada minuto haga una
lectura de la temperatura del sensor (8 bits) y la coloque en los
“shift-registers”.
Sensor de Temperatura LM74
PE D0 D1 D2 D3 CEP CET SR CP 74F162 Q0 Q1 Q2 Q3 TC PE D0 D1 D2 D3
CEP CET SR CP 74F162 Q0 Q1 Q2 Q3 TC Reloj y0 y1 y2 y3 y4 y5 y6 y7
CS* Hab Generador de CS*
Generador de CS* 74×164 74×164 Reloj LM74 CS* SI/O SC CP CP DSR
DSR MR MR Hab clk Hab T3..0 T7..4 (Gp:) (Gp:) (Gp:) (Gp:) (Gp:)
(Gp:) (Gp:) (Gp:) S1 S0 S1 S0 0 0