Familias Lógicas (página 3)

Enviado por Miguel Angel Pita Fernandez

Partes: 1, 2, 3

Las compuertas AND y OR CMOS se pueden formar
combinando compuertas NAND y NOR con inversores.
COMPUERTAS AND Y OR
Compuerta de Tres Estados
CMOS

En el circuito CMOS de la figura (f), el estado de
la salida es igual a la entrada sólo si la entrada
B1 está en nivel alto (1). Cuando
la entrada B1 está en nivel bajo
(0), la salida se encuentra en nivel de impedancia alta
(Z) y es independiente del nivel de entrada
A1. En el funcionamiento del
circuito interno de la figura (f), en el estado de
entrada B1=0 conduce el transistor
QP1 (canal P) y la activación de este
elemento hace conducir a QN3 (canal N); por lo
tanto el drenador QN3 queda a un potencial de
0 V y esto sitúa al transistor
QN5 en estado de corte.

El potencial de 0 V en la puerta del transistor
QP3 hace conducir a éste, colocando al
transistor QP5 en estado de corte.
En este estado de la entrada de control, los
transistores
de salida QP5 y QN5
están en corte y el terminal de salida queda en estado de
alta impedancia o tercer estado.

Cuando la entrada B1 está en
nivel bajo (1), el estado de salida es igual de la
entrada, tal como se deduce del funcionamiento del circuito. Si
la compuerta tiene estado de entrada A1=1,
conduce el transistor QP5 y
QN5 entra en corte, lo cual hace la salida
C1 igual a 1. Cuando
A1=0, conduce el transistor
QN5 y QP5 entra en corte, lo
cual hace la salida C1 igual a
0.

Figura (f) Circuito de tres estados
CMOS

Características de las series
CMOS

Existen varias series en la familia
CMOS de circuitos
integrados digitales, estudiaremos las principales
características de cada una.

·) Series 4000/14000

Las primeras series CMOS fueron la serie 4000, que fue
introducida por RCA y la serie14000 por Motorola. La serie
original es la 4000A; la 4000B representa mejora con respecto a
la primera y tiene mayor capacidad de corriente en sus salidas. A
pesar de la aparición de la nueva serie CMOS, las series
4000 siguen teniendo uso muy difundido. La serie 4000A es la
línea más usada de Circuitos
Integrados digitales CMOS, contiene algunas funciones
disponibles en la serie TTL 7400 y está en
expansión constante. Algunas características
más importantes de esta familia lógica
son:

a) La disipación de potencia de
estado estático de los circuitos lógicos CMOS es
muy baja.

b) Los niveles lógicos de voltaje CMOS son 0 V
para 0 lógico y VDD para 1 lógico. El suministro
VDD puede estar en el rango 3 V a 15 V para la serie 4000. La
velocidad de
conmutación de la familia CMOS 4000A varía con el
voltaje de la fuente.(consultar el apartado de los niveles de
voltaje).

c) Todas las entradas CMOS deben estar conectadas a
algún nivel de voltaje.

·) Serie 74C

Esta serie CMOS su característica principal es
que es compatible terminal por terminal y función
por función, con los dispositivos TTL que tienen el mismo
número (muchas de las funciones TTL, aunque no todas,
también se encuentran en esta serie CMOS). Esto hace
posible remplazar algunos circuitos TTL por un diseño
equivalente CMOS. Por ejemplo, 74C74 contiene dos flip-flops tipo
D disparados por flanco y tiene la misma configuración de
terminales que el CI TTL 7474, que también ofrece dos
flipflops tipo D disparados por flanco. El resto de las
características son iguales a la serie 74C.

Las series HC/ HCT tienen como característica
principal su alta velocidad.

·) Serie 74HC (CMOS de alta
velocidad)

Esta es una versión mejor de la serie 74C. La
principal mejora radica en un aumento de diez veces en la
velocidad de conmutación (comparable con la de los
dispositivos de la serie 74LS de TIL). Otra mejora es una mayor
capacidad de corriente en las salidas. La serie 74HC son los CMOS
de alta velocidad, tienen un aumento de 10 veces la velocidad de
conmutación. La serie 74HCT es también de alta
velocidad, y también es compatible en lo que respecta a
los voltajes con los dispositivos TTL.

·) Serie 74HCT

Esta serie también es una serie CMOS de alta
velocidad, y está diseñada para ser compatible en
lo que respecta a los voltajes con los dispositivos TTL, es
decir, las entradas pueden provenir de salidas TTL (esto no es
cierto para las demás series CMOS.)

Características comunes a todos los
dispositivos CMOS

Cuando se emplean dispositivos CMOS y TTL, juntos,
es usual que el voltaje de alimentación
sea de 5 V para que una sola fuente de alimentación
de 5 V proporcione VDD para los dispositivos CMOS y VCC
para los TTL. Si los dispositivos CMOS funcionan con un
voltaje superior a 5V para trabajar junto con TTL se deben
de tomar medidas especiales.
VOLTAJE DE ALIMENTACIÓN: Las series
4000 y 74C funcionan con valores
de VDD, que van de 3 a 15 V, por lo que la
regulación del voltaje no es un aspecto
crítico. Las series 74HC y 74RCT funcionan con un
menor margen de 2 a 6 V.
Cuando las salidas CMOS manejan sólo
entradas CMOS, los niveles de voltaje de la salida pueden
estar muy cercanos a 0V para el estado bajo, y a VDD para
el estado alto. Esto es el resultado directo de la alta
resistencia de entrada de los dispositivos
CMOS, que extrae muy poca corriente de la salida a la que
está conectada.
Los requerimientos de voltaje en la entrada para
dos estados lógicos se expresa como un porcentaje
del voltaje de alimentación, tal y como se expresa
en la tabla adjunta.
De esta forma, cuando un CMOS funciona con VDD = 5
V, acepta voltaje de entrada menor que VIL(máx) =
1.5 V como BAJO, y cualquier voltaje de entrada mayor que
VIH (mín) = 3.5 V como ALTO.
NIVELES DE VOLTAJE
Se denomina ruido a
"cualquier perturbación involuntaria que puede
originar un cambio
no deseado en la salida del circuito." El ruido puede
generarse externamente por la presencia de escobillas en
motores
o interruptores, por acoplo por conexiones o líneas
de tensión cercanas o por picos de la corriente de
alimentación. Los circuitos lógicos deben
tener cierta inmunidad al ruido la cual es definida como
"la capacidad para tolerar fluctuaciones en la
tensión no deseadas en sus entradas sin que cambie
el estado de salida". Los fabricantes establecen un margen
de seguridad para no sobrepasar los
valores críticos de tensión conocido como
MARGEN DE RUIDO.
En la Figura (g), tenemos los valores
críticos de las tensiones de entrada y salida de una
puerta lógica y los márgenes de ruido a nivel
alto y bajo.
Figura (g)

Si la tensión de entrada mínima a
nivel alto de una puerta tiene como valor
VIHmín, la tensión mínima de salida a
nivel alto debe ser igual o superior a VIH mín. Pero
para evitar la influencia de ruidos que afecten a la
siguiente puerta, no se permitirá una tensión
de salida inferior a VIHmín más el margen de
ruido a nivel alto (VNIH): VOH mín = VIH
mín + VNIH
Para determinar el valor de VOLmáx
aplicamos el mismo criterio pero utilizando el margen de
ruido a nivel bajo (VNIL):
Los márgenes de ruido son los mismos en
ambos estados y dependen de VDD. En VDD = 5 V, los
márgenes de ruido son 1.5 V. Observamos una mayor
inmunidad al ruido que las TTL, siendo CMOS una atractiva
alternativa para aplicaciones que están expuestas a
un medio con mucho ruido. Evidentemente, los
márgenes ruido pueden mejorarse utilizando un valor
mayor de VDD a expensas de un mayor consumo
de potencia debido al mayor voltaje de
alimentación.
Supongamos que trabajamos a un nivel bajo de VOL =
0?4 V con VIL máx = 0?8 V. En estas condiciones
tendremos un margen de ruido para nivel bajo de: VNIL = 0?8
? 0?4 = 0?4.
INMUNIDAD AL RUIDO
La potencia disipada, es la media de potencia
disipada a nivel alto y bajo. Se traduce en la potencia
media que la puerta va a consumir. Tal y como comentamos,
uno de los principales motivos del empleo
de la lógica CMOS es su "muy bajo consumo de
potencia". Cuando un circuito lógico CMOS se
encuentra en estático (sin cambiar) o en reposo, su
disipación de potencia es extremadamente baja,
aumentando conforme aumenta la velocidad de
conmutación.
Esto lo podemos observar examinando cada uno de
los circuitos de las Figuras anteriormente explicadas
independientemente del estado de la salida, hay una muy
alta resistencia entre el terminal VDD y masa, debido a que
siempre hay un. MOSFET apagado en la trayectoria de la
corriente. Por este motivo, se produce una
disipación de potencia dc típica del CMOS de
sólo 2.5 nW por compuerta cuando VDD = 5 V;
aún en VDD = 10 aumentaría sólo 10
nW.
Con estos valores de PD es fácil observar
por qué la familia CMOS se usa ampliamente en
aplicaciones donde el consumo de potencia es de interés primordial.
DISIPACIÓN DE POTENCIA
En la siguiente gráfica, podemos observar
como la disipación de potencia en función de
la frecuencia de una compuerta TTL es constante dentro del
rango de operación. En cambio, en la compuerta CMOS
depende de al frecuencia.
La disipación de potencia de un CI CMOS
será muy baja mientras esté en una
condición dc. Desafortunadamente, PD siempre
crecerá en proporción a la frecuencia en la
cual los circuitos cambian de estado.
Cada vez que una salida CMOS pasa de BAJO a ALTO,
tiene que suministrarse una corriente de carga con
oscilación momentánea a la capacitancia de
carga. Esta capacitancia consta de las capacitancias de
entrada de las cargas combinadas que se conducen y de la
capacitancia de salida propia del dispositivo.
Estas breves espigas de corriente son
suministradas por VDD y pueden tener una amplitud regular
de 5 mA y una duración de 20 a 30 ns. Es obvio, que
cuando la frecuencia de conmutación aumente,
habrá más de estas espigas de corriente por
segundo y el consumo de corriente promedio de VDD
aumentará.
De este modo, en frecuencias más altas,
CMOS comienza a perder algunas de sus ventajas sobre otras
familias lógicas. Como regla general, una compuerta
CMOS tendrá el mismo PD en promedio que una
compuerta 74LS en frecuencias alrededor de cerca dc 2 a 3
MHz. Para CI MSI, la situación es más
compleja que la que se expresa aquí y un
diseñador lógico debe realizar un análisis detallado para determinar si
el CMOS tiene o no una ventaja en cuanto a la
disipación de potencia en cierta frecuencia de
operación.
PD AUMENTA CON LA FRECUENCIA
FACTOR DE CARGA

Al igual que N-MOS y P-MOS, los CMOS tienen una
resistencia de entrada extremadamente grande
(10*12Ω) que casi no consume corriente de la
fuente de señales, cada entrada CMOS representa
comúnmente una carga a tierra de 5
pF. Debido a su capacitancia de entrada se limita el
número de entradas CMOS que se pueden manejar con una sola
salida CMOS. Así pues, el factor de carga de CMOS depende
del máximo retardo permisible en la propagación.
Comúnmente este factor de carga es de 50 para bajas
frecuencias (<1 MHz). Por supuesto para altas frecuencias, el
factor de carga disminuye.

La salida CMOS tiene que cargar y descargar la
combinación en paralelo de cada capacitancia de entrada,
de manera que el tiempo de
conmutación de salida aumente en proporción al
número de cargas conducidas, cada carga CMOS aumenta el
retardo en la conducción de la propagación del
circuito por 3 ns.

Así podemos llegar a la conclusión de que
el factor de carga de CMOS depende del máximo retardo
permisible en la propagación

G) VELOCIDAD DE CONMUTACIÓN

Los CMOS, al igual que N-MOS y P-MOS, tiene que conducir
capacitancias de carga relativamente grandes, su velocidad de
conmutación es más rápida debido a su baja
resistencia de salida en cada estado. Recordemos que una salida
N-MOS tiene que cargar la capacitancia de carga a través
de una resistencia relativamente grande (100 k Ω). En el
circuito CMOS, la resistencia de salida en el estado ALTO es el
valor RON del P-MOSFET, el cual es generalmente de 1 k Ω o
menor. Esto permite una carga más rápida de la
capacitancia de carga.

Los valores de velocidad de conmutación dependen
del voltaje de alimentación que se emplee, por ejemplo en
una a compuerta NAND de la serie 4000 el tiempo de
propagación es de 50 ns para VDD = 5 V y 25ns para VDD =
10 V. Como podemos ver, mientras VDD sea mayor podemos operar en
frecuencias más elevadas. Por supuesto, mientras
más grande sea VDD se producirá una mayor
disipación de potencia.

Una compuerta NAND de las series 74HC o 7411CT tiene un
tpd promedio alrededor de 8 ns cuando funciona con un VDD = 5V.
Esta velocidad es comparable con la de la serie 74LS.

I) ENTRADAS CMOS.

Las entradas CMOS nunca deben dejarse desconectadas, ya
que son muy sensibles a la electricidad
estática y al ruido, los cuales pueden
fácilmente activar los canales MOSFET P y N en el estado
conductor, produciendo una mayor disipación de potencia y
posible sobrecalentamiento. Tienen que estar conectadas a un
nivel fijo de voltaje alto o bajo (0 V o VDD) o bien a otra
entrada. Esta regla se aplica aún a las entradas de otras
compuertas lógicas que no se utilizan en el mismo
encapsulado.

J) SUSCEPTIBILIDAD A LA CARGA
ESTÁTICAS

Las familias lógicas MOS son especialmente
susceptibles a daños por carga electrostática. Esto es consecuencia
directa de la alta impedancia de entrada de estos CI. Una
pequeña carga electrostática que circule por estas
altas impedancias puede dar origen a voltajes peligrosos. Los
CMOS están protegidos contra daño
por carga estática mediante la inclusión en sus
entradas de diodos
zéner de protección.

Diseñados para conducir y limitar la magnitud del
voltaje de entrada a niveles muy inferiores a los necesarios para
provocar daño. Si bien los zéner por lo general
cumplen con su finalidad, algunas veces no comienzan a conducir
con la rapidez necesaria para evitar que el CI sufra
daños. Por consiguiente, sigue siendo buena idea observar
las precauciones de manejo presentadas antes para todos los
CI.

Familia TTL (Lógica de Transistor –
Transistor)

Esta fue la primera familia de éxito
comercial, se utilizó entre 1965 y 1985. Los circuitos
TTL utilizan transistores
bipolares y algunas resistencias
de polarización. La tensión nominal de
alimentación de los circuitos TTL son 5 V
DC.

Niveles Lógicos TTL

En el estudio de los circuitos lógicos, existen
cuatro especificaciones lógicos diferentes:
VIL, VIH,
VOL y
VOH.

En los circuitos TTL, VIL es la
tensión de entrada válida para el rango 0 a
0.8 V que representa un nivel lógico 0
(BAJO). El rango de tensión VIH
representa la tensiones válidas de un 1
lógico entre 2 y 5 V. El rango de valores
0.8 a 2 V determina un funcionamiento no
predecible, por lo tanto estos valores no son permitidos. El
rango de tensiones de salida VOL,
VOH se muestra en la
figura (h).

figura (h)

Puertas lógicas de la familia
TTL

Configuraciones de Salida en las Compuertas
TTL

Las compuertas TTL tienes tres tipos de
configuraciones de salida:

Salida de Colector Abierto.
Salida de Poste Totémico.
Salida de Tres Estados.

Compuerta con Salida de Colector
Abierto

La compuerta básica TTL fue una
modificación DTL. La figura de la compuerta citada
se muestra en la figura (i).

figura (i) Compuerta NAND TTL de
colector abierto

La resistencia externa RL debe
conectarse para que la salida hale hacia el nivel alto, cuando el
transistor Q3 está en corte.

Si cualquiera de los niveles lógicos de entrada
es cero, la juntura base-emisor en Q1 se
polariza directamente. Por consiguiente, la tensión en la
base Q1 es igual a:

0.2 V(Tensión de entrada) +
0.7(VbeQ1) = VbQ1 = 0.9 V

El transistor Q3 comienza a conducir
cuando la suma de las caídas de tensión de
VbcQ1, VbeQ2 y
VbeQ3 sean superiores a 1.8 V. Como la
tensión en VbQ1 es 0.9.V, el transistor
Q3 queda en estado de corte. Por lo tanto,
sí se conecta una resistencia al colector, la
tensión de salida será un 1
lógico.

Si todos los niveles lógicos de entrada son
1, los transistores Q2 y
Q3 se saturan debido a que la tensión en
la base de Q1 es superior a la suma de las
caídas de tensión VbcQ1,
VbeQ2 y VbeQ3. Entonces el
estado de salida es igual a cero lógico
(0).

Compuerta con Salida de Tipo
Totémico (Totem Pole)

Las compuertas se caracterizan por tener una impedancia
de salida determinada. Esta impedancia se compone de una
resistencia más una capacitancia. La capacitancia se carga
exponencialmente de bajo a alto según la constante de
tiempo RC, cuando el transistor de salida pasa de bajo a
alto. La diferencia entre una compuerta de colector abierto y una
de tipo totémico radica en el transistor
Q4 y el diodo
D1.

Figura (J). Compuerta TTL de salida
tipo totémico

La salida es baja cuando Q2 y
Q3 se encuentran en saturación como en
la compuerta de colector abierto. La ecuación siguiente
expresa el valor de la tensión en el colector de
Q2:

0.7(VbeQ3) + 0.2 V(VceQ2) =
VcQ2 = 0.9 V

Como F = VceQ3 = 0.2 V, el transistor
Q4 está en corte por:

0.6 V(VbeQ4) + 0.6 V(VD1) <
0.11 V(VcQ2 ó VbQ4)

Ya que VcQ2 = VbQ4 . Por lo
tanto Q4 está en corte. El diodo se coloca
para provocar una caída en el lazo y asegurar el corte de
Q4 con Q3
saturado.

En una transición de estado lógico
1 en la salida por causa de cambio en la entrada a
0, los transistores Q2 y
Q3 se cortan. En este caso, la salida se
mantiene un instante de tiempo baja debido a que el voltaje en el
condensador no puede cambiar instantáneamente.

En el momento que Q2 entra en corte,
Q4 conduce por el voltaje conectado a su base a
través de la resistencia de 1.6 KW. El transistor
Q4 se satura momentáneamente por la
corriente exigida por el condensador, incrementándose el
voltaje de acuerdo a una constante de tiempo RC. El
proceso
anterior es rápido por la baja resistencia equivalente
entre 130 KW, la resistencia de saturación del
transistor y la resistencia del diodo. Por consiguiente, la
transición de un valor lógico bajo a uno alto es
más rápida. En la medida de acumulación de
carga a la salida, el voltaje de salida la corriente por el
transistor Q4 disminuye, por lo que éste
pasa a la región activa. Entonces, el voltaje de salida
es:

F = 5 – 0.6 V(VbeQ4) – 0.6
V(VD1) = 3.6 V

Compuerta con Salida de Tres Estados
(Triestado)

Las compuertas de tres estados por su
construcción se clasifican en TTL y
CMOS.

La compuerta de tres estados se presenta en las
compuertas de tipo totémico que permiten la
conexión alambrada de las salidas para formar un bus común.

Las compuertas de tres estados tienen los siguientes
estados de salida:

Un estado de bajo nivel (0).
Un estado de alto nivel (1).
un estado de alta impedancia o estado flotante
(Z).

En la figura se muestran los símbolos de las compuertas.

Figura (k) Compuertas de tres
estados

La compuerta de tres estados funciona normalmente con la
entrada B1 en alto. La compuerta inversora de
tres estados se activa en su funcionamiento con la entrada
B2 en bajo. Cuando la entrada C es baja,
la salida es un circuito abierto con con una impedancia alta,
independiente del valor lógico en la entrada
A1. En el estado Z no existe posibilidad
de circulación de corriente en ningún sentido. En
la tabla se indican los valores de salida para estas dos
compuertas.

A1	B1	C1	A2	B2	C2
0	0	Z	0	0	0
1	0	Z	1	0	1
0	1	0	0	1	Z
1	1	1	1	1	Z

Compuertas TTL de tres
estados

Compuerta de Tres Estados TTL

El circuito en estado Z se basa en bloquear los
dos transistores de la salida Totem- Pole a la vez cuando
se active la entrada de control. La figura (M) muestra el
inversor TTL 3-State. La entrada B2 en
alto, hace que el transistor T5 se corte; por
lo tanto la corriente base colector de T5
satura los transistores T6 y
T7. El diodo D6 conduce y
esto produce que los transistores de salida del circuito se
corten, debido al potencial bajo en el emisor de
T1 y el colector de T2. La
conducción de T1, bloquea a
T2 y T4 no recibe corriente
en la base, por lo que entra a estado de corte. De otro lado, el
colector del transistor T2 queda a un potencial
muy próximo a masa, llevando a T3 a
corte.

Figura (M) Circuito Inversor de
tres estados TTL

Otras series TTL.

La familia original TTL se indica con los números
54/74. Con el avance que ha experimentado la tecnología de
fabricación desde su introducción se han puesto en el mercado familias
mejoradas basadas en tecnología bipolar que buscan
optimizar algunos de los parámetros descritos
anteriormente.

TTL de bajo consumo (54L/74L).

Esta familia se distingue por su bajo consumo de
potencia (L=LOW POWER). Ello se consigue aumentando
significativamente los valores de las resistencias de
polarización de los diferentes transistores, con lo que se
disminuye la corriente que circula por el sistema y con
ello la potencia disipada. Si la potencia disipada en una puerta
q típica de la familia 54/74 es de 10 mW la de la puerta
equivalente en la versión 54L/74L es de 1 mW.

El ahorro de
potencia se paga con una pérdida en la velocidad: de los
10 nsg de tiempo de retardo típico en la familia original
se pasa a unos 33 nsg de retardo en esta familia.

TTL Schottky (54S/74S).

Esta serie proporciona unos tiempos de
conmutación menor, gracias a la incorporación de
diodos Schottky que evitan que los transistores entren en
saturación, disminuyendo el tiempo que tarda el transistor
en entrar y salir de la conducción. El retardo
típico es de 3 nsg. Y la disipación de potencia de
19 mW.

TTL Schottky de bajo consumo
(54LS/74LS).

Esta familia proporciona un compromiso entre velocidad y
baja disipación de potencia utilizando altos valores de
resistencias y transistores de tipo Schottky. La
disipación de potencia típica de una puerta es de 2
mW y el retardo de propagación de 10 nsg.

Schottky avanzada y Shottky de bajo consumo avanzada
(AS/ALS).

Estas tecnologías suponen versiones avanzadas de
las series S y LS. La disipación de potencia
estática típica es de 8,5 mW para l serie AS y 1 mW
para la serie ALS. Los tiempos de retardo de propagación
típicos son de 1,5 nsg para AS y 4 nsg para ALS. Existe
una versión AS que se denomina F o FAST
(rápida).

Consideraciones prácticas sobre el uso de
TTL.

Analizaremos Con más profundidad los conceptos de
fuente y sumidero de corriente. En la siguiente figura se
muestran dos inversores TTL conectados en serie.

Cuando la puerta excitadora tiene un estado de salida
alto actúa como fuente de corriente para la carga (flecha
sólida). La entrada a la carga es como un diodo en
polarización inversa, por lo que la corriente es
mínima (típicamente 40
μA).

Por otra parte, cuando la puerta excitadora se encuentra
en estado bajo (línea discontinua) actúa como un
sumidero de corriente. Esta corriente es mucho mayor, ya que el
diodo base-emisor de la carga se encuentra en directa
(típicamente 1,6 mA.). Además el sentido de la
corriente es negativo, por lo que en las hojas de
característica aparece con un signo negativo.

Las salida totem-pole no se pueden conectar juntas, ya
que dicha conexión produce una corriente excesiva, que
daña los dispositivos.

Circuitos en colector abierto.

Un circuito TTL en totem-pole tiene limitada la cantidad
de corriente que puede absorber en el estado bajo (IOLmax) a 16
mA para la serie estándar y a 20 para la serie AS. En
muchas aplicaciones es necesario excitar dispositivos como
relés, lámparas, LEDs, etc., que necesitan de un
consumo mayor.

Para estos dispositivos se utilizan salidas en colector
abierto, debido a su mayor capacidad de manejo de corriente y
tensión. Una puerta buffer en colector abierto
típica puede absorber hasta 40 mA.

Entradas TTL no utilizadas.

Una entrada desconectada TTL actúa como un nivel
lógico alto, ya que la unión emisor base en el
transistor de entrada está polarizado en inversa. No
obstante es mejor no dejar desconectadas las entradas no
utilizadas, ya que son muy sensibles al ruido. Para ello existen
varias alternativas.

Entradas unidas.

Es el método
más común y consiste en conectar las entradas a una
entrada que sí se use. Este método tiene el
inconveniente que para las puertas excitadoras estas entradas
suponen cargas adicionales, por lo que aumenta los requerimientos
de consumo de las mismas.

Comparación entre las Distintas Familias
Lógicas

Las características vistas se utilizan usualmente
para comparar las distintas familias lógicas. Las
características estáticas y las dinámicas
sirven de buena comparación entre las familias
lógicas. La compuerta NAND sirve de
comparación entre cada familia.

Características
Estáticas

Entre las características estáticas
escogidas se encuentran:

Función de transferencia.
Características de entrada.
Características de salida.
Cargabilidad de salida (Fan-Out).
Disipación de potencia.

Función de Transferencia

La función de transferencia de tecnología
CMOS se aproxima más a la ideal en
comparación con la tecnologia TTL. Entre las
razones más importantes se encuentran los estados bajo
(0) y alto (1) sin carga, el umbral de
conmutación y el margen de transición
nulo.

Características de
Entrada

En la familia TTL los niveles lógicos
bajos son más importantes que los niveles altos. De las
gráficos 9.1.4. y 9.1.5. se puede concluir
la preferencia de un valor VILmáx lo
más elevado posible y un valor
VIHmín lo más reducido
posible.

Características de
Salida

Las entradas de las compuertas CMOS nunca deben
dejarse flotantes. La estructura de
entrada de un elemento TTL contiene una resistencia que
proporciona un camino a Vss. La estructura de los
dispositivos CMOS no contiene la resistencia y tiene una
impedancia de entrada extremadamente alta. Por la anterior, un
ruido pequeño hace que la entrada sea baja ó alta.
En el caso de un ruido entre el nivel lógico 0 y
1, los dos transistores de entrada pueden estar en
conducción y puede circular una corriente excesiva. En
ocasiones la corriente afecta la fuente de tensión y crea
una oscilación de alta frecuencia en la salida del
dispositivo. Según especificación del fabricante es
necesario conectar la entrada de estos dispositivos a
Vss, tierra u otra fuente.

Cargabilidad de Salida
(Fan-Out)

La cargabilidad se puede establecer de acuerdo a
número máximo de cargas que se pueden conectar a la
salida de una compuerta, para una tensión de salida a
nivel bajo de 0.3 V (VOL= 0.3 V). La
referencia 4000B tiene un fan – out menor en
comparación a la familia TTL
estándar.

Disipación de Potencia

Por razones económicas predominan los
dispositivos de baja disipación de potencia. La diferencia
de potencia CMOS es un millón de veces menor a la familia
TTL.

Características
Dinámicas

La característica dinámica de una familia lógica es el
comportamiento
del dispositivo ante la conmutación. Las
características dinámicas más importantes
son:

Retardo de propagación y frecuencia
máxima de funcionamiento.
Disipación de potencia en conmutación.
(Familia CMOS).

Retardo de propagación y frecuencia
máxima de funcionamiento

El diseño de un sistema digital de un
régimen de trabajo a alta
velocidad debe incluir un tiempo de retardo de propagación
de compuertas bajo. Lógicamente, un menor retardo de
propagación se traduce en una mayor frecuencia
máxima de funcionamiento. El tiempo de propagación
medio (tPD) se mide en nS y la
máxima de frecuencia de funcionamiento en MHz. En
la tabla. Se muestran los tiempos de las familias lógicas
TTL y CMOS.

Disipación de Potencia en
Conmutación

En la familia CMOS, la disipación de
potencia se da prácticamente en régimen de
conmutación. La mayor disipación de potencia en
régimen estático ocurre en la familia
TTL.

La tabla Muestra algunas
características de las compuertas TTL y
CMOS.

Características	TTL			CMOS 3,3 V			CMOS 5 V
Características	F	LS	ALS	LV	LVC	ALVC	HC	AC	AHC
Retardo de Propagación de puerta, tp (ns)	3,3	10	7	9	4,3	3	7	5	3,7
Frecuencia máxima de reloj (MHz)	145	33	45	90	100	150	50	160	170
Excitación de salida IOL(mA)	20	8	8	12	24	24	4	24	8

Características de
Compuertas TTL y CMOS

CONCLUSIÓN

En conclusión los diseñadores de circuitos
integrados solucionan los problemas que
se plantean en la integración, esencialmente, con el uso de
transistores. Esto determina las tecnologías de
integración que, actualmente, existen y se deben a dos
tipos de transistores que toleran dicha integración: los
bipolares y los CMOS y sus variantes.

A) Tecnología TTL: Lógica de
Transistor a Transistor. Esta tecnología, hace uso de
resistencias, diodos y transistores bipolares para obtener
funciones lógicas estándar.

B) Tecnología CMOS: Lógica MOS
Complementaria. Esta tecnología, hace uso
básicamente de transistores de efecto de campo NMOS Y
PMOS.

En la familia lógica MOS Complementaria, CMOS
(Complementary Metal-Oxide Semiconductor), el término
complementario se refiere a la utilización de dos tipos de
transistores en el circuito de salida, en una
configuración similar a la tótem-pole de la familia
TTL. Se usan conjuntamente MOSFET (MOS Field-Effect transistor,
transistor de efecto campo MOS) de canal n (NMOS) y de canal p
(PMOS ) en el mismo circuito, para obtener varias ventajas sobre
las familias P-MOS y N-MOS. La tecnología CMOS es ahora la
dominante debido a que es más rápida y consume
aún menos potencia que las otras familias MOS. Estas
ventajas son opacadas un poco por la elevada complejidad del
proceso de fabricación del CI y una menor densidad de
integración. De este modo, los CMOS todavía no
pueden competir con MOS en aplicaciones que requieren lo
último en LSI.

La lógica CMOS ha emprendido un crecimiento
constante en el área de la MSI, principalmente a expensas
de la TTL, con la que compite directamente. El proceso de
fabricación de CMOS es más simple que el TTL y
tiene una mayor densidad de integración, lo que permite
que se tengan más circuitos en un área determinada
de sustrato y reduce el costo por
función. La gran ventaja de los CMOS es que
utilizan

solamente una fracción de la potencia que se
necesita para la serie TTL de baja potencia (74L00),
adaptándose de una forma ideal a aplicaciones que utilizan
la potencia de una batería o con soporte en una
batería. El inconveniente de la familia CMOS es que es
más lenta que la familia TTL, aunque la nueva serie CMOS
de alta velocidad "HCMOS" (SERIES HC y HCT), que vio la luz en 1983,
puede competir con las series bipolares avanzadas en cuanto a
velocidad y disponibilidad de corriente, y con un consumo menor,
con las series 74 y 74LS.

Bibliografías

Textos.

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