-- Circuitos digitales--- restador de 2 bits multiplexor básico de dos entradas suma bcd comparador de dos bits suma hexadecimal de 4 dígitos

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RESTADORES

Por este método cada bit sustraendo del número se sustrae de su bit minuendo correspondiente significativo para formar un bit de diferencia. Si el bit minuendo es menor que el bit sustraendo, se toma un 1 de la siguiente posición significativa. El hecho de que se ha tomado un 1 debe llevarse al siguiente par más alto de bit mediante una señal binaria que llega de fuera (salida) de una etapa dada y va a (entrada) la siguiente etapa más alta. En forma precisa así como hay medio sumadores y sumadores completos, hay medio restadores y restadores completos.

MEDIO RESTADOR (Restador de 2 bits)
Un medio restador es un circuito combinacional que sustrae dos bits y produce su diferencia. También tiene una salida para especificar
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Las combinaciones que tienen salida de toma “z” = 0 se reducen a las mismas cuatro condiciones del medio sumador. Para “x” = 0, “y” = 0 y “z” = 1, tiene que tomarse un 1 de la siguiente etapa, lo cual hace B = 1 y añade 2 a “x”. Ya que { 2 - 0 - 1 = 1} , D = 1. Para “x” = 0 y “yz” = 11, necesita tomarse otra vez, haciendo B = 1 y “x” = 2.
Ya que 2 - 1 - 1 = 0, D = 0. Para “x” = 1 y “yz” = 01, se tiene {x - y - z = 0}, lo cual hace B = 0 y D = 0. Por último, para “x” = 1, “y” = l, “z” = 1, tiene que tomarse 1, haciendo B = 1 y “x” = 3 y,{ 3 - 1 - 1 = 1}, haciendo D = 1.

El mapa de karnaugh de la salida B se muestra a continuación:

La salida B está dada por:
P = X’•Y + X’•Z + Y•Z
El circuito se muestra en la figura Figura:: Tabla de verdad del restador completo

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MULTIPLEXOR BÁSICO DE DOS ENTRADAS.

En la imagen se muestra la circuitería lógica de un multiplexor de dos entradas, I0 e I1 y entrada de selección S. El nivel lógico que se aplica a la entrada S determina qué compuerta Y se habilita de manera que su entrada de datos atraviese la compuerta O hacia la salida Z. Observando esto desde otro punto de vista, la expresión booleana de la salida es:

Con S = 0, esta expresión se convierte en:

Lo cual indica que Z será idéntica a la señal de entrada I0, que puede ser un nivel lógico fijo o bien, una señal lógica que varía con el tiempo. Con S

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