Diseño de un ascensor de 5 pisos

2876 palabras 12 páginas
Diseño De Un Ascensor De 5 Pisos
Daniel MolinaSebastian Calderon
Automation Engineering, La Salle University
Bogotá, Colombia dmolina09@unisalle.edu.co biosit_@hotmail.com

INTRODUCCION

En este proyecto escogimos llevar a cabo un ascensor porque vemos que en este se pueden representar muy bien los conocimientos adquiridos de los temas vistos en la materia, este ascensor está hecho con un mecanismo muy sencillo de poleas y un motor, en el cual programamos este por medio de código vhdl en Xilinx y posteriormente se busca realizar esta misma función pero mediante un micro controlador que en este caso tuvimos dos opciones que fueron ARDUINO MEGA 2560 Y PICAXE, estos fueron escogidos porque a nuestra manera de ver el estado de los
…ver más…
Con base en el diagrama de boques y en el diagrama de estados se realizo el programa en xilinx y se simulo

El bloque total se muestra a continuación

BLOQUE UNIÓN EN XILINX
---------------------------------------------------------------------------------
-- Company:
-- Engineer:
--
-- Create Date: 09:58:30 10/18/2011
-- Design Name:
-- Module Name: JuegoTotal - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
---------------------------------------------------------------------------------- library IEEE; use IEEE.STD_LOGIC_1164.ALL;

-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;

-- Uncomment the following library declaration if instantiating
-- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity asensortotal is Port ( Rst : in STD_LOGIC; Clk : in STD_LOGIC; Start : in STD_LOGIC; piso: out STD_LOGIC_VECTOR (2 downto 0); parar : in STD_LOGIC; s2 : in STD_LOGIC; s3 : in STD_LOGIC; s4 : in STD_LOGIC; s5 : in STD_LOGIC; b1 : in STD_LOGIC; b2 : in STD_LOGIC; b3 : in STD_LOGIC; b4 : in STD_LOGIC);

end asensortotal;

architecture Behavioral of

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